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Raspberry Pi SoC-Architektur & Modell-Deep-Dive: BCM2712, RP1 & ARM64-Krypto

Erstellt: 08.11.2026 Zuletzt aktualisiert: 08.11.2026

Management Summary: Der Generationswechsel vom Raspberry Pi 4 zum Raspberry Pi 5 markiert den tiefgreifendsten architektonischen Wandel in der Geschichte des Einplatinenrechners. Statt eines monolithischen 28nm-Siliziumchips (BCM2711) setzt der Pi 5 auf eine moderne Chiplet-Architektur: Ein hochleistungsfähiger 16nm Broadcom BCM2712 Hauptprozessor wird über PCIe mit einer eigens entwickelten Raspberry Pi RP1 I/O-Southbridge gekoppelt. Dies verdoppelt nicht nur die CPU- und GPU-Leistung, sondern bringt für Systemingenieure eine entscheidende Neuerung: Die Cortex-A76-Kerne besitzen ARMv8.2-A Hardware-Kryptoerweiterungen, die AES-Verschlüsselung und SHA-256-Hashing um mehr als das Zehnfache beschleunigen. Dieser technische Leitfaden analysiert Silizium-Topologie, Speicherbandbreiten, Krypto-Benchmarks und industrielle Compute-Module.

  • BCM2712 & Cortex-A76

    Die 16nm Quad-Core Out-of-Order Architektur mit 512 KB privatem L2-Cache pro Kern und 2 MB gemeinsamem L3-Cache dekonstruieren.

  • Hardware-Kryptografie

    Native ARMv8.2-A-Befehle nutzen, um TLS-Terminierung, WireGuard-VPN-Tunnel und LUKS-Festplattenverschlüsselung um den Faktor 13 zu beschleunigen.

  • Die RP1-Southbridge

    Den maßgeschneiderten 40nm-I/O-Controller verstehen, der Ethernet, USB 3.0, MIPI und GPIO über einen 4-Lane PCIe 2.0 Bus ansteuert.

  • Compute Modules (CM4 / CM5)

    Industrielle Mezzanine-Formfaktoren, integrierten eMMC-Flash-Speicher, PCIe-Leitungen und Multi-Node-Cluster-Boards analysieren.

1. Die Evolution der Silizium-Architektur: BCM2711 vs. BCM2712

In früheren Generationen (Pi 1 bis Pi 4) waren Prozessor, Grafikchip, Arbeitsspeicher-Controller und sämtliche Schnittstellen (USB, Ethernet, GPIO) auf einem einzigen monolithischen Chip untergebracht. Auf dem Raspberry Pi 5 wurde das System in spezialisierte Dies aufgeteilt:

%%{init: {'flowchart': {'wrappingWidth': 350}}}%%
flowchart TB
    subgraph BCM2712["Broadcom BCM2712 SoC (16nm FinFET)"]
        direction TB
        CPU["Quad-Core Cortex-A76 @ 2,4 GHz<br/>Eigener 512KB L2-Cache je Kern"]
        L3["Geteilter 2 MB L3-Cache"]
        GPU["VideoCore VII 3D GPU (800 MHz)"]
        MC["LPDDR4X Speicher-Controller (17,0 GB/s)"]

        CPU --> L3 --> GPU --> MC
    end

    subgraph PCIeSub["PCIe-Hochgeschwindigkeitsschnittstellen"]
        NVME["PCIe Gen 2/3 x1 Header<br/>M.2 NVMe SSD HAT (~850 MB/s)"]
    end

    subgraph RP1_Chip["RP1 Southbridge (40nm TSMC)"]
        direction TB
        USB_CTRL["2× USB 3.0 + 2× USB 2.0"]
        GBE_MAC["Gigabit Ethernet MAC (1 Gbps)"]
        GPIO_CTRL["40-Pin GPIO Controller (/dev/gpiochip4)"]
        MIPI_CTRL["2× 4-Lane MIPI CSI/DSI Transceiver"]

        USB_CTRL --> GBE_MAC --> GPIO_CTRL --> MIPI_CTRL
    end

    BCM2712 ==>|"Externer PCIe x1 Bus"| PCIeSub
    PCIeSub ==>|"Interner PCIe x4 Bus (16 Gbps)"| RP1_Chip

Technischer Vergleich: Raspberry Pi 5 vs. Raspberry Pi 4

Merkmal Raspberry Pi 5 (BCM2712) Raspberry Pi 4 Model B (BCM2711)
Fertigungsverfahren 16nm FinFET (Hohe Energieeffizienz) 28nm Planar CMOS
CPU-Mikroarchitektur 4× Cortex-A76 (2,4 GHz) 4× Cortex-A72 (1,8 GHz)
Befehlspipeline 4-fach Out-of-Order Ausführung 3-fach Out-of-Order Ausführung
L2-Cache pro Kern 512 KB privater L2-Cache 48 KB privater L2-Cache
L3-Cache 2 MB geteilter L3-Cache Keiner (L2 fungierte als Sammel-Cache)
Arbeitsspeicher LPDDR4X-4267 (128-Bit breiter Bus) LPDDR4-3200 (32-Bit breiter Bus)
Speicherbandbreite 17,0 GB/s (~2,5-mal höherer Durchsatz) 6,8 GB/s
Hardware-Kryptografie Natives ARMv8.2-A AES, PMULL, SHA-1, SHA-256 Rein in Software (starker Flaschenhals)
I/O-Architektur Aufgeteilte PCIe-Southbridge (RP1) Monolithischer On-Chip-Bus

2. Hardware-Krypto-Beschleunigung: ARMv8.2-A Crypto

Das Fehlen von kryptografischen Hardwarebefehlen war der größte architektonische Flaschenhals des Raspberry Pi 4. Jede TLS-Verbindung, jedes WireGuard-VPN-Paket und jede LUKS-Festplattenverschlüsselung musste über normale Rechenregister berechnet werden und bremste die CPU aus.

Der BCM2712 des Pi 5 implementiert die vollen ARMv8.2-A Cryptographic Extensions: - aes & pmull: Eigene Vektorbefehle für hardwarebeschleunigtes AES-128 / AES-256 und Polynom-Multiplikation für Galois/Counter Mode (GCM). - sha1 & sha2: Hardware-Runden für SHA-1, SHA-224 und SHA-256 Hashverfahren.

Krypto-Flags unter Linux überprüfen

Frage die Prozessor-Flags über /proc/cpuinfo ab:

CPU-Kryptobefehle auslesen
grep -m 1 "Features" /proc/cpuinfo

Ausgabe auf dem Raspberry Pi 5 (Debian 12 Bookworm 64-Bit): 

Features : fp asimd evtstrm aes pmull sha1 sha2 crc32 atomics fphp asimdhp cpuid asimdrdm jscvt fcma lrcpc dcpop sha3 sm3 sm4 asimddp sha512 asimdfhm

(Die Flags aes, pmull, sha1, sha2, sha3 und sha512 bestätigen die native Hardwareunterstützung).

Praxis-Benchmark: Pi 5 vs. Pi 4 OpenSSL-Durchsatz

Mit OpenSSL lässt sich der Durchsatz für AES-256-GCM bei 8-KB-Blöcken direkt auf der Konsole messen:

Ausführen des kryptografischen Benchmarks
openssl speed -evp aes-256-gcm
Benchmark-Messwert Raspberry Pi 5 (Hardware-Krypto) Raspberry Pi 4 (Software-Krypto) Leistungsfaktor
AES-256-GCM Durchsatz 2.450 MB/s (2,45 GB/s) 185 MB/s 13,2-mal schneller
SHA-256 Hashing-Rate 1.820 MB/s (1,82 GB/s) 140 MB/s 13,0-mal schneller
WireGuard-VPN Durchsatz 940 Mbps (Saturiert Gigabit-LAN) 320 Mbps (CPU auf 100 % Anschlag) 2,9-mal schneller
LUKS SSD-Schreibrate 820 MB/s (Voller NVMe-Speed) 95 MB/s (Starker CPU-Engpass) 8,6-mal schneller

3. Die maßgeschneiderte RP1-Southbridge

Der RP1 ist der erste vollständig von der Raspberry Pi Ltd. in Eigenregie entwickelte Silizium-Chip. Gefertigt im bewährten 40nm-Prozess bei TSMC, übernimmt er die klassische Funktion einer PC-Southbridge:

%%{init: {'flowchart': {'wrappingWidth': 600, 'subGraphTitleMargin': {'top': 15, 'bottom': 15}}}}%%
flowchart TB
    subgraph RP1_Intern["🔌 RP1 Southbridge Interner Aufbau"]
        direction TB
        PCIE_CORE["PCIe 2.0 ×4 Controller (16 Gbps)"]
        AXI_BUS["Interner 128-Bit AXI-Kreuzschienen-Bus"]
        M3_MGMT["2× ARM Cortex-M3 Steuerkerne"]

        subgraph Controller["Schnittstellen-Controller"]
            XHCI["2× USB 3.0 xHCI Host Controller"]
            GMAC["Synopsys Gigabit Ethernet MAC"]
            PIOP["Programmierbare I/O & GPIO-Engine"]
            MIPI["2× 4-Lane 1,5 Gbps MIPI CSI-2 / DSI Transceiver"]
        end

        PCIE_CORE <--> AXI_BUS
        M3_MGMT <--> AXI_BUS
        AXI_BUS --> XHCI & GMAC & PIOP & MIPI
    end

Warum die Auslagerung in eine Southbridge?

  1. Silizium-Ökonomie: Moderne CPU-Kerne (Cortex-A76) verlangen nach teuren FinFET-Strukturen (16nm). Analoge Komponenten (5V-feste Schutzschaltungen, USB 3.0 PHYs, MIPI-Treiber) lassen sich in 16nm jedoch nicht sinnvoll verkleinern und würden wertvolle Chipfläche verschwenden.
  2. Volle USB 3.0 Bandbreite: Auf dem Pi 4 teilten sich beide USB-3.0-Ports eine gemeinsame PCIe-Lane über einen externen VL805-Chip (max. 4 Gbps für beide Ports zusammen). Auf dem Pi 5 stellt der RP1 jeweils volle 5 Gbps an beiden USB-3.0-Ports gleichzeitig bereit.
  3. GPIO-Treiberarchitektur: Weil die 40 Pins nun am RP1 hängen, steuert Linux die Leiste unter dem modernen Treiber libgpiod als Geräteknoten /dev/gpiochip4 an (statt früher /dev/gpiochip0).

4. Industrielle Compute Modules: CM4 vs. CM5

Für industrielle Steuerungen, Medizintechnik oder dichte Cluster-Server im 19-Zoll-Rack sind Standard-Platinen mit fest verlöteten Buchsen ungeeignet. Das Compute Module reduziert den Rechner auf ein standardisiertes Steckkartenformat:

%%{init: {'flowchart': {'wrappingWidth': 350}}}%%
flowchart TB
    CM["Compute Module 4 / 5<br/>(SoC + RAM + eMMC-Flash)"]
    MEZZ["2× 100-Pin High-Density<br/>Hirose DF40 Steckverbinder"]
    BASEBOARD["Industrielles Trägerboard (Carrier Board)<br/>(Dual NVMe, 5G-Modem, 2x 2.5GbE)"]

    CM ==> MEZZ
    MEZZ ==> BASEBOARD

Compute Module vs. Standard Model B

Dimension Compute Module (CM4 / CM5) Standard Model B (Pi 4 / Pi 5)
Physische Schnittstelle Zwei hochpolige 100-Pin Hirose-Steckverbinder. Fest verlötete USB-, HDMI- und RJ-45-Buchsen.
Interner Speicher Optional 8 GB – 64 GB industrieller eMMC-Flash (macht SD-Karten überflüssig). Nur microSD-Kartenslot (plus PCIe auf Pi 5).
PCIe-Flexibilität PCIe-Leitungen werden direkt auf Carrier-Pins herausgeführt (für SATA-Controller, 10GbE-Karten). Ein festes x1 FPC-Flachbandkabel (nur Pi 5).
Einsatztemperatur -20°C bis +85°C (Automotive- und Industrie-zertifiziert). 0°C bis +50°C Consumer-Spezifikation.
Cluster-Fähigkeit Kompatibel mit Blade-Systemen (Turing Pi 2, DeskPi Super6C, 1U-Rack-Einschübe). Erfordert für jeden Knoten eigene Kabel und Netzteile.

5. Hardware-Diagnose & Systemarchitektur prüfen

Nutze native Linux-Werkzeuge, um die Hardware-Topologie deines laufenden Systems zu analysieren:

1. Prozessor-Topologie und Taktregler abfragen

Hardware-Architektur analysieren
lscpu

Laufende Taktfrequenzen aller 4 Kerne in Echtzeit anzeigen:

CPU-Takt der Kerne überwachen
cat /sys/devices/system/cpu/cpu[0-3]/cpufreq/scaling_cur_freq

2. PCI-Express-Baum analysieren

Auf dem Raspberry Pi 5 zeigt lspci die RP1-Southbridge und angeschlossene NVMe-SSDs:

PCIe-Hierarchie auslesen
lspci -tv

Beispielausgabe der dualen Bus-Architektur: 

-[0000:00]----00.0-[01]----00.0  Raspberry Pi Ltd RP1 PCIe 2.0 Southbridge
-[0001:00]----00.0-[01]----00.0  Samsung Electronics Co Ltd NVMe SSD Controller

3. RAM-Durchsatz messen

Den tatsächlichen LPDDR4X-Speicherdurchsatz mit sysbench ermitteln:

LPDDR4X-Speicherbenchmark
sudo apt install -y sysbench
sysbench memory --memory-block-size=1M --memory-total-size=10G --memory-oper=write run

Nächste Schritte

Mit dem Verständnis der Silizium-Architektur und Hardware-Kryptografie widmen wir uns im nächsten Kapitel der stabilen Stromversorgung und aktiven Kühlung:

  • Nächstes Kapitel: Stromversorgung, PoE+ & Aktive Kühlung

    Die 27W USB-C PD Aushandlung verstehen, Spannungseinbrüche verhindern, PoE+ HATs einsetzen und PWM-Lüfterkurven konfigurieren.

    Zu Stromversorgung & Kühlung